GitHub / ssayin / riscv32-cosim-model
RISC-V processor co-simulation using SystemVerilog HDL and UVM.
JSON API: http://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/ssayin%2Friscv32-cosim-model
PURL: pkg:github/ssayin/riscv32-cosim-model
étoiles: 5
forks: 0
issues ouvertes: 0
licence: apache-2.0
langage: SystemVerilog
taille: 4,37 Mo
dépendances analysées: En attente
date de création: il y a plus de 2 ans
date de mise à jour: il y a environ un an
enregistré: il y a environ un an
dernière synchronisation: il y a environ un an
Sujets: riscv32, systemverilog-hdl, uvm-verification
Loading...