GitHub / itzzyashh / sincronizacao-buffer-verilog

Este projeto implementa um sistema modular com comunicação entre diferentes módulos, incluindo um gerador de Fibonacci, um contador de Timer, um controlador baseado em uma máquina de estados, e um módulo wrapper com buffer circular. O sistema é implementado em Verilog e simulado através de um Testbench.

JSON API: http://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/itzzyashh%2Fsincronizacao-buffer-verilog
PURL: pkg:github/itzzyashh/sincronizacao-buffer-verilog

Topics: cache-control, cache-storage, digital-design, fibonacci, fpga, hdl, seven-segment-display, seven-segments-display, timer, verilog, wrapper

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