GitHub topics: rv32e
syntacore/scr1
SCR1 is a high-quality open-source RISC-V MCU core in Verilog
Language: SystemVerilog - Size: 5.49 MB - Last synced at: 3 months ago - Pushed at: 8 months ago - Stars: 904 - Forks: 284
jgobi/fewcore
FEWcore é um core RISC-V que segue as especificações RV32E com algumas leves modificações. Este projeto é o trabalho prático da disciplina Organizações de Computadores 2 no semestre 2018/2 da UFMG.
Language: Verilog - Size: 2.22 MB - Last synced at: 3 months ago - Pushed at: over 6 years ago - Stars: 6 - Forks: 1
avx/riscv_memops
risc-v optimized memset, memcpy, memmove implementations
Language: Assembly - Size: 11.7 KB - Last synced at: almost 2 years ago - Pushed at: over 2 years ago - Stars: 0 - Forks: 0
